US 6917560 В2, 12.07.2005. US 6909662 В2, 21.06.2005. SU 708417 A1, 05.01.1980. SU 513393 A1, 05.05.1976. SU 1635214 A1, 15.03.1991. US 6181591 B1, 30.01.2001.
Имя заявителя:
Учреждение Российской академии наук Институт проблем управления им. В.А. Трапезникова РАН (RU)
Изобретатели:
Лементуев Владимир Ануфриевич (RU)
Патентообладатели:
Учреждение Российской академии наук Институт проблем управления им. В.А. Трапезникова РАН (RU)
Реферат
Изобретение относится к области вычислительной техники и может быть использовано для реализации оперативной памяти в микропроцессорных системах. Техническим результатом является повышение быстродействия устройства. Устройство содержит два КМДП инвертора, два транзистора записи n-типа, два транзистора считывания n-типа и транзистор считывания р-типа. Выход первого КМДП инвертора подключен к входу второго КМДП инвертора, к затвору первого транзистора считывания n-типа и через первый транзистор записи соединен с прямой шиной данных. Выход второго КМДП инвертора подключен к входу первого КМДП инвертора, к затвору транзистора считывания р-типа и через второй транзистор записи n-типа соединен с дополняющей шиной данных. Затворы транзисторов записи n-типа подключены к адресной шине записи. Первый и второй транзисторы считывания n-типа включены последовательно между шиной смещения и шиной считывания. Транзистор считывания р-типа включен параллельно с первым транзистором считывания n-типа, а затвор второго транзистора считывания n-типа соединен с адресной шиной считывания. 1 ил.
Поиск патентов
Получить полное описание патента