|
На данной странице представлена ознакомительная часть выбранного Вами патента
Для получения более подробной информации о патенте (полное описание, формула изобретения и т.д.) Вам необходимо сделать заказ. Нажмите на «Корзину»
| ВЫЧИСЛИТЕЛЬНЫЙ ЭЛЕМЕНТ ДЛЯ ОСУЩЕСТВЛЕНИЯ БЫСТРОЙ СВЕРТКИ |  |
Номер публикации патента: 2028666 |  |
| Редакция МПК: | 6 | | Основные коды МПК: | G06F017/17 G06F017/14 | | Аналоги изобретения: | 1. C.S. Veh, I.S. Reed, V.V.Chang "VLSI design of number - theoretie transforms for a bast convolution" Chester. N 431 Oct 1983 "Silver Spring, Md 1983, 200-203 - проект, использующий теоретико-числовые преобразования для быстрой свертки. "Iccd - 83: Pooc IEEE - Int. Conf. Comput DecVLSI Comput. Port. |
| Имя заявителя: | Военная инженерная радиотехническая академия им.Говорова Л.А. (UA) | | Изобретатели: | Куликов А.Л.[UA]
Брандис П.А.[UA]
Аблехин Д.М.[UA] | | Патентообладатели: | Куликов Александр Леонидович (UA)
Брандис Павел Александрович (UA)
Аблехин Дмитрий Маркович (U |
Реферат | |
Изобретение относится к вычислительной технике, в частности к средствам цифровой обработки сигналов в реальном масштабе времени, и может быть применено в радиолокации, навигации и связи для построения быстродействующих цифровых процессоров. Цель изобретения - повышение быстродействия за счет предоставления дискретно преобразуемого сигнала двухстрочными кодами. Поставленная цель достигается путем организации вычисления операции "бабочка" с помощью теоретико-числовых преобразований по модулю чисел Ферма, причем промежуточные и окончательные результаты представляются двухрядными кодами, для чего в вычислительный элемент для осуществления быстрой свертки, содержащий первый и второй входные буферные регистры, первые умножители на 23v/4 и на 2v/4 , три регистра повторного трактирования, первый выходной регистр, регистр хранения экспоненты вращения, три мультиплексора, введены три блока суммирования по модулю чисел Ферма, третий и четвертый входные буферные регистры, четвертый, пятый и шестой регистры повторного трактирования, второй выходной регистр, третий, четвертый, пятый и шестой мультиплексоры, вторые умножители на 23v/4 и на 2v/4 , счетчик и элемент задержки, обеспечивающие сложение /вычитание/ двух чисел, представленных двухрядными кодами, и формирование кода результата также в виде двухрядного кода. 1 з.п. ф-лы, 4 ил.
|
Поиск патентов
Получить полное описание патента