На данной странице представлена ознакомительная часть выбранного Вами патента

Вернуться к списку

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ УПРАВЛЯЮЩЕЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ

Номер публикации патента: 95112296

Вид документа:  A1  Страна публикации:  RU  Рег. номер заявки:  95112296

Реферат

Устройство для контроля управляющей вычислительной машины, содержащее первый и второй блоки памяти, счетчик, регистр, триггер очистки, триггер ошибки, первую и вторую схемы сравнения, первый одновибратор, три элемента И, причем группа адресных входов второго блока памяти является группой адресных входов устройства, группа выходов второго блока памяти соединена с группой информационных входов счетчика, выходы которого соединены с группой адресных входов первого блока памяти, группа выходов которого соединена с первой группой входов первой схемы сравнения, выход которой соединен с информационным входом триггера ошибки, инверсный вход установки которого является входом начальной установки устройства, выход - выходом сбоя устройства, синхровходы триггера ошибки и регистра соединены с выходом первого элемента И, первый вход которого соединен с входом синхронизации устройства и синхровходом счетчика, а второй вход соединен с первым входом второго элемента И, выход которого соединен с входом разрешения счета счетчика, а второй вход соединен с выходом второй схемы сравнения, вторая группа входов которого соединена с выходами регистра, первая группа входов второй схемы сравнения, вторая группа входов первой схемы сравнения, группа информационных входов регистра подключены к группе входов контролируемых сигналов устройства, инверсный вход установки триггера очистки соединен со вторым входом третьего элемента И и является входом запроса ПЗУ программ устройства, инверсный вход сброса - входом очистки устройства, выход соединен с входом первого одновибратора, выход которого соединен с входом параллельной записи счетчика, отличающееся тем, что в устройство введен третий блок памяти, триггер блокировки, триггер прерывания, второй одновибратор, элемент ИЛИ, четвертый элемент И, первый блок памяти снабжен дополнительным выходом, причем группа адресных входов третьего блока памяти соединена с выходами счетчика, а группа выходов соединена с группой информационных входов счетчика, дополнительный выход первого блока памяти соединен с первым входом элемента ИЛИ, выход которого соединен с входом выборки второго блока памяти и инверсным входом выборки третьего блока памяти, инверсный вход сброса триггера блокировки соединен с входом очистки устройства, инверсный вход установки соединен с выходом третьего элемента И, выход соединен с третьим входом первого элемента И, второй вход которого соединен с входом запроса ПЗУ программ устройства, вход устройства запроса стека соединен с первым входом третьего элемента И и синхровходом второго одновибратора, вход разрешения запуска которого соединен с выходом триггера очистки, выход соединен с входом сброса счетчика, а инверсный выход - с первым входом четвертого элемента И, второй вход которого соединен с входом начальной установки устройства, а выход - с инверсным входом установки триггера прерывания, информационный вход которого подключен к шине нулевого потенциала устройства, синхровход соединен с выходом первого одновибратора, а выход соединен с вторым входом элемента ИЛИ.

Вернуться к списку