JP, 2004-294424, А, 21.10.2004. RU 1672452 A1, 23.08.1991. RU 1377465 A1, 30.05.1992. JP, 8-240645, A, 17.09.1996. JP, 6-289099, A, 18.10.1994.
Имя заявителя:
ИНТЕРНЭШНЛ БИЗНЕС МАШИНЗ КОРПОРЕЙШН (US)
Изобретатели:
ЙОКОТА Тошихико (JP) НАМУРА Кен (JP) СУГИМОТО Митсуру (JP)
Патентообладатели:
ИНТЕРНЭШНЛ БИЗНЕС МАШИНЗ КОРПОРЕЙШН (US)
Приоритетные данные:
10.06.2005 JP 2005-171268
Реферат
Изобретение относится к средствам тестирования взаимосвязанных больших интегральных микросхем (БИС) на уровне плат в реальных условиях эксплуатации. Техническим результатом является обеспечение тестирования на рабочей частоте на уровне плат без применения теста системного уровня, а также оценки данных, передаваемых по каждому каналу передачи. Микрокомпьютер (ASIC) включает множество ИС, которые соединены друг с другом синхронными с источниками данных интерфейсами. Сначала в триггер для передачи данных (F1) и триггер для передачи синхроимпульса (F2) в ИС на стороне передачи данных вводят тестовые данные. Затем схема (11) ФАПЧ генерирует синхросигнал, в ответ на который первый и второй триггеры передают тестовые данные и синхроимпульс. Триггеры (F3, F4) для приема данных ИС на стороне приема данных регистрируют тестовые данные, поступающие из первого триггера (F1) в соответствии с синхроимпульсом, поступающим из триггера (F2). 3 н. и 9 з.п. ф-лы, 21 ил.
Поиск патентов
Получить полное описание патента