|
На данной странице представлена ознакомительная часть выбранного Вами патента
Для получения более подробной информации о патенте (полное описание, формула изобретения и т.д.) Вам необходимо сделать заказ. Нажмите на «Корзину»
| УСТРОЙСТВО ФАЗИРОВАНИЯ ШКАЛЫ ВРЕМЕНИ ЭЛЕКТРОННЫХ ЧАСОВ |  |
Номер публикации патента: 2084944 |  |
| Редакция МПК: | 6 | | Основные коды МПК: | G04F005/00 | | Аналоги изобретения: | 1. Авторское свидетельство СССР N 1213434, кл. G 01 R 25/04, 1986. 2. Авторское свидетельство СССР N 1084720, кл. G 04 F 5/00, 1984. 3. Авторское свидетельство СССР N1223390, кл. H 04 L 7/02, 1986. 4. Авторское свидетельство СССР N 1041957, кл. G 01 R 25/04, 1983. 5. Авторское свидетельство СССР N 1746356, кл. G 05 F 5/00, 1992. 6. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. - Л.: Энергоатомиздат, 1986. 7. Медведев А.. Об одном методе повышения точности цифровых устройств фазовой синхронизации с косвенным управлением. Вопросы радиоэлектроники. Сер.ОВР, вып. 6.- 1992. |
| Имя заявителя: | Российский институт радионавигации и времени | | Изобретатели: | Медведев А.Н.
Сорокина Е.С.
Хазов Г.А. | | Патентообладатели: | Российский институт радионавигации и времени |
Реферат | |
Изобретение относится к приборостроению и измерительной технике и предназначено для фазирования шкалы времени автономных приборов. В частности, оно может найти широкое применение в синхронизируемых вторичных часах. Цель изобретения - повышение точности фазирования шкалы времени. Устройство фазирования содержит задающий генератор, линию задержки, первый коммутатор, первый и второй счетчики, элемент равнозначности, временный дискриминатор, состоящий из четырех элементов И-НЕ; блок управления, состоящий из элементов ИЛИ, И, первого и второго D-триггеров; первый и второй логические сумматоры, группу из элементов И, группу из (m + 1) элементов И и RS- триггер, формирователь, первый инвертор, второй и третий коммутаторы, арифметический блок, оперативное запоминающее устройство. В блок управления введены второй инвертор, третий и четвертый D-триггеры, D-входы которых соединены с общей шиной устройства, инверсный выход четвертого D-триггера является вторым выходом блока управления и подключен к вторым управляющим входам второго и третьего коммутаторов, первые управляющие входы которых соединены с первым выходом блока управления, являющимся прямым выходом третьего D-триггера, инверсный выход которого соединен с C-входом четвертого D- триггера и является четвертым выходом устройства управления, C-вход - с выходом второго инвертора, вход которого подключен к S-входу четвертого D- триггера и к выходу элемента И, S-вход третьего D- триггера соединен с первым входом элемента ИЛИ и является третьим входом устройства управления, выход элемента ИЛИ подключен к S-входам первого и второго D-триггеров. 5 ил.
|
Поиск патентов
Получить полное описание патента